Degree

• Dr. Eng.（Waseda University）
• 博士（工学）（早稲田大学）

Research History

Education

Awards

• 第18回 屋上・壁面緑化技術コンクール 日本経済新聞社賞（2019-11）
• 情報処理学会DICOMO2018 シニアリサーチャー賞（2018-07）
• 情報処理学会DICOMO2018 野口賞（2018-07）
• 情報処理学会DICOMO2017 優秀プレゼンテーション賞（2017-06）
• IEEE GCCE 2012 Excellent Paper Award（2012-10）
• 情報処理学会DICOMO2010 優秀論文賞（2010-07）
• 情報処理学会DICOMO2006 優秀論文賞（2006-07）
• 情報処理学会DICOMO2005 最優秀プレゼンテーション賞, 優秀論文賞（2005-07）
• 情報処理学会DICOMO2003 優秀プレゼンテーション（2003-07）
• 2001年情報処理学会秋季全国大会奨励賞（2001-09）
• 情報処理学会DICOMO2001 優秀プレゼンテーション賞（2001-07）
• 情報処理学会DICOMO'98 ベストプレゼンテーション賞（1998-07）
• 情報処理学会DICOMO'97 ベストプレゼンテーション賞（1997-07）

Others

Papers

• Reduction of ambient effects for non-contact power factor measurement with a single probe（2023） [J-GLOBAL]
• Development of Compact Hydroponic Planter for Smart Agriculture in Urban Life（2023） [J-GLOBAL]
• Development of Smart Beekeeping System with Low-power Sensor Module（2023） [J-GLOBAL]
• Development of Compact Hydroponic Culture System for Smart Urban Agriculture（2022） [J-GLOBAL]
• Development of Low-Power Sensor for Smart Urban Beekeeping（2022） [J-GLOBAL]
• Development of Bread Fermentation Monitoring System（2022） [J-GLOBAL]
• 食品ロスを活用した昆虫生産システムの開発-IoTセンサーを活用したコオロギ生態データの収集-（2022） [J-GLOBAL]
• 養蜂のための外敵検出カメラシステムの開発（2021） [J-GLOBAL]
• スマート都市農業のための水耕栽培装置用センサモジュール（2021） [J-GLOBAL]
• 小型・省電力センサによるスマート養蜂システム（2021） [J-GLOBAL]
• 水耕栽培用液肥管理システムの開発（2019） [J-GLOBAL]
• IoTデバイスを用いた水耕栽培管理システムの開発（2018） [J-GLOBAL]
• 都市型農業のサービス産業化を実現する水耕栽培システム（2018） [J-GLOBAL]
• 植物監視カメラの低通信容量下における動的制御手法（2018） [J-GLOBAL]
• モーションセンサを用いたボール投げ評価システム（2018） [J-GLOBAL]
• 偏りを有するデータセットを用いた暗号モジュールのサイドチャネル攻撃耐性評価（2017） [J-GLOBAL]
• 新たな都市型農業のサービス産業化（2017） [J-GLOBAL]
• 水耕栽培用センサの小型回路実装と性能評価（2017） [J-GLOBAL]
• 高精度で低コストな水耕栽培用センサモジュールの開発（2016） [J-GLOBAL]
• SAKURA FPGAボードによる電磁波解析実験（2016） [J-GLOBAL]
• SAKURA-Gのクロックグリッチによるフォールト攻撃実験（2016） [J-GLOBAL]
• 認証付き暗号MinalpherのGPGPU実装（2016） [J-GLOBAL]
• マイコン制御を用いた水耕栽培システムの開発（2015） [J-GLOBAL]
• 認証付き暗号MinalpherのFPGA実装評価（2015） [J-GLOBAL]
• サイドチャネル攻撃評価ボードSAKURA-W（2015） [J-GLOBAL]
• Side-channel AttacK User Reference Architecture Board SAKURA-W for Security Evaluation of IC Card（2015） [Web of Scientce]
• Side-channel AttacK User Reference Architecture Board SAKURA-G（2014） [Web of Scientce]
• Evaluation of physical unclonable functions for 28-nm process field-programmable gate arrays（2014） [DOI]
• A Fast Power Current Simulation of Cryptographic VLSI Circuits for Side Channel Attack Evaluation（2013-12） [DOI] [Web of Scientce]
• Bitstream Protection in Dynamic Partial Reconfiguration Systems Using Authenticated Encryption（2013-11） [DOI] [Web of Scientce]
• A first report on electromagnetic and power analysis attacks against a 28-nm FPGA device（2013）
• PUF evaluation with post-processing and modified modeling attack（2013）
• Laser Fault Injection Attack on Non-Decapped Contact Smart Card（2013） [J-GLOBAL]
• Electromacgnetic Side-channel Attack against 28-nm FPGA Device（2012-08）
• Evaluation of Information Leakage from Cryptographic Hardware via Common-Mode Current（2012-06） [DOI] [Othres link]
• Evaluation of Information Leakage from Cryptographic Hardware via Common-Mode Current（2012-06） [DOI] [Web of Scientce]
• Fair and Consistent Hardware Evaluation of Fourteen Round Two SHA-3 Candidates（2012-05） [DOI] [Web of Scientce]
• 45nmプロセス:FPGA上のPhysical Unclonable Functionの特性評価（2012） [J-GLOBAL]
• How to Extract AES Key from Smart Card by Fault Injection Attack Using Electromagnetic Irradiation（2012） [J-GLOBAL]
• Physical Attacks and Countermeasures on Cryptographic Devices（2012） [J-GLOBAL]
• Performance of Physical Unclonable Functions with Shift-Register-Based Post-processing（2012） [Web of Scientce]
• A Configurable On-Chip Glitchy-Clock Generator for Fault Injection Experiments（2012-01） [DOI] [Web of Scientce]
• 暗号ハードウェアの実装性能と物理的安全性評価（2012-05） [CiNii Research (CiNii Articles)] [CiNii Books] [J-GLOBAL] [Othres link]
• SASEBO-GIII: A hardware security evaluation board equipped with a 28-nm FPGA（2012） [DOI]
• Performance evaluation of the first commercial PUF-embedded RFID（2012） [DOI]
• High-Performance Architecture for Concurrent Error Detection for AES Processors（2011-10） [DOI] [Web of Scientce]
• Side-Channel Attack Standard Evaluation Board SASEBO-W for Smartcard Testing（2011-09）
• Systematic Design of RSA Processors Based on High-Radix Montgomery Multipliers（2011-07） [DOI] [Web of Scientce]
• An On-Chip Glitchy-Clock Generator and its Application to Safe-Error Attack（2011-02）
• Hardware Implementations of Hash Function Luffa（2011） [CiNii Research (CiNii Articles)] [J-GLOBAL]
• A fast power current analysis methodology using capacitor charging model for side channel attack evaluation（2011） [DOI]
• Pseudo-LFSR PUF: A compact, efficient and reliable physical unclonable function（2011） [DOI]
• An on-chip glitchy-clock generator for testing fault injection attacks（2011） [DOI]
• A Design Methodology for a DPA-Resistant Circuit with RSL Techniques（2010-12） [DOI] [Web of Scientce]
• Profiling attack using multivariate regression analysis（2010-08） [DOI] [Web of Scientce]
• How Can We Conduct Fair and Consistent Hardware Evaluation for SHA-3 Candidate?（2010-08）
• Secure Implementation of Cryptogpraphic Modules -Development of Standard Evaluation Environment for Side Channel Attacks-（2010-07） [DOI] [CiNii Research (CiNii Articles)] [Othres link]
• Comparative Power Analysis of Modular Exponentiation Algorithms（2010-06） [DOI] [Web of Scientce]
• 暗号モジュールの安全な実装を目指して ― サイドチャネル攻撃の標準評価環境の構築 ―（2010-03） [DOI] [CiNii Research (CiNii Articles)] [Othres link]
• Biasing power traces to improve correlation power analysis attacks（2010-02） [CiNii Research (CiNii Articles)]
• DPA Characteristic Evaluation of SASEBO for Board Level Simulations（2010-02）
• 楕円曲線暗号ハードウェアの電力解析による安全性評価（2010） [J-GLOBAL]
• Quantitative Performance Evaluation of Arbiter PUFs on FPGAs（2010） [J-GLOBAL]
• ハッシュ関数Luffaのハードウェア実装（2010） [J-GLOBAL]
• ハッシュ関数LuffaのFPGA実装評価（2010） [J-GLOBAL]
• 暗号モジュールの安全な実装を目指して-サイドチャネル攻撃の標準評価環境の構築-（2010） [J-GLOBAL]
• シミュレーションによるサイドチャネル解析に向けた標準ボードの予備測定（2010） [J-GLOBAL]
• Magnetic Field Measurement for Side-channel Analysis Environment（2010） [J-GLOBAL]
• A Study on the success rate of MIA under various probability density function estimations（2010） [J-GLOBAL]
• Development of an on-chip micro shielded-loop probe to evaluate performance of magnetic film to protect a cryptographic LSI from electromagnetic analysis（2010） [DOI]
• Information leakage from cryptographic hardware via common-mode current（2010） [DOI] [Scopus] [Scopus]
• Quantitative and statistical performance evaluation of arbiter Physical Unclonable Functions on FPGAs（2010） [DOI]
• 暗号モジュールへのサイドチャネル攻撃とその安全性評価の動向（2010-02） [CiNii Research (CiNii Articles)] [CiNii Books] [J-GLOBAL] [Othres link]
• Prototyping platform for performance evaluation of SHA-3 candidates（2010） [DOI]
• Information Leakage from Cryptographic Hardware via Common-Mode Current（2010） [Web of Scientce]
• Development of an on-chip micro shielded-loop probe to evaluate performance of magnetic film to protect a cryptographic LSI from electromagnetic analysis（2010） [Web of Scientce]
• Electromagnetic Information Leakage for Side-Channel Analysis of Cryptographic Modules（2010） [Web of Scientce]
• Design and Evaluation of RSA Processor Generation System（2010-09） [CiNii Research (CiNii Articles)] [CiNii Books] [J-GLOBAL] [Othres link]
• Side Channel Attack to Magnetic Near Field of Cryptographic LSI and Its Protection by Magnetic Thin Film（2009-09）
• Side Channel Attack to Magnetic Near Field of Cryptographic LSI and its Countermeasure by means of Magnetic Thin Film（2009-09）
• High-Performance Hardware Architectures for Galois Counter Mode（2009-07） [DOI] [Web of Scientce]
• An Analysis of Information Leakage from a Cryptographic Hardware via Common-Mode Current（2009-07）
• Spectrum Analysis on Cryptographic Modules to Counteract Side-Channel Attacks（2009-07）
• An Experimental Comparison of Power Analysis Attacks against RSA Processors on ASIC and FPGA（2009-03） [CiNii Research (CiNii Articles)]
• RFマイクロ磁界プローブによる暗号LSIへの差分電磁波解析とその抑制法（2009） [J-GLOBAL]
• RSA暗号プロセッサジェネレータの設計と評価（2009） [J-GLOBAL]
• 周波数領域での暗号モジュールの電力解析（2009） [J-GLOBAL]
• A Countermeasure of Side Channel Attack on a Cryptographic LSI by Means of Magnetic Thin Film and Its Experimental Verification（2009） [J-GLOBAL]
• AESのハードウェア実装に対するテンプレート攻撃（2009） [J-GLOBAL]
• Development of Standard Evaluation Environment for Side-channel Attacks and Countermeasures（2009） [J-GLOBAL]
• An Analysis of Electromagnetic Information Leakage of Cryptographic Modules（2009） [DOI] [J-GLOBAL]
• Compact ASIC Architectures for the 512-Bit Hash Function Whirlpool（2009） [Web of Scientce]
• Compact and High-Speed Hardware Architectures for Hash Function Tiger（2009） [Web of Scientce]
• Evaluation of Simple/Comparative Power Analysis against an RSA ASIC Implementation（2009） [Web of Scientce]
• Differential Power Analysis of AES ASIC Implementations with Various S-box Circuits（2009） [Web of Scientce]
• Development of Side-Channel Attack Standard Evaluation Environment（2009） [Web of Scientce]
• Mechanism behind Information Leakage in Electromagnetic Analysis of Cryptographic Modules（2009） [Web of Scientce]
• A Design Methodology for a DPA-Resistant Cryptographic LSI with RSL Techniques（2009） [Web of Scientce]
• IS THE DIFFERENTIAL FREQUENCY-BASED ATTACK EFFECTIVE AGAINST RANDOM DELAY INSERTION?（2009） [Web of Scientce]
• High Scalable Circuit Architectures of the Hash Function Whirlpool（2009-11） [CiNii Research (CiNii Articles)] [CiNii Books] [J-GLOBAL] [Othres link]
• RSA暗号プロセッサのFPGA実装に対する平文選択型SPAの評価（2009-12） [CiNii Research (CiNii Articles)] [CiNii Books] [J-GLOBAL] [Othres link]
• Power analysis of RSA processors with high-radix Montgomery multipliers（2008-05-21）
• 高基数モンゴメリ乗算に基づくRSA暗号の高性能ハードウェア実装（2008） [J-GLOBAL]
• High-performance Error Detection Hardware Architecture for Block Cipher AES（2008） [J-GLOBAL]
• High-performance Hardware Architectures for the Hash Function Whirlpool Based on Shift-register Architecture（2008） [J-GLOBAL]
• Differential Power Analysis Experiments using an ASIC on a Standard Evaluation Board（2008） [J-GLOBAL]
• Enhanced CPA using Key Screening Techniques（2008） [J-GLOBAL]
• Development of Side-channel Attack Standard Evaluation BOard and Tool（2008） [J-GLOBAL]
• Side-channel Attack by Using Leakage Information on Power Cables（2008） [J-GLOBAL]
• Experimental evaluation of chosen-message power analysis attacks against RSA implementations（2008） [J-GLOBAL]
• Enhanced power analysis attack using chosen message against RSA hardware implementations（2008） [DOI]
• High-performance ASIC implementations of the 128-bit block cipher CLEFIA（2008） [DOI]
• A high-resolution phase-based waveform matching and its application to side-channel attacks（2008-01） [DOI] [Web of Scientce]
• Enhanced power analysis attack using chosen message against RSA hardware implementations（2008） [Web of Scientce]
• ASIC hardware implementations for 512-bit hash function Whirlpool（2008） [Web of Scientce]
• High-performance ASIC implementations of the 128-bit block cipher CLEFIA（2008） [Web of Scientce]
• Collision-based power analysis of modular exponentiation using chosen-message Pairs（2008） [Web of Scientce]
• High-performance concurrent error detection scheme for AES hardware（2008） [Web of Scientce]
• Bitstream encryption and authentication with AES-GCM in dynamically reconfigurable systems（2008） [Web of Scientce] [J-GLOBAL]
• CHOSEN-MESSAGE SPA ATTACKS AGAINST FPGA-BASED RSA HARDWARE IMPLEMENTATIONS（2008） [Web of Scientce]
• Systematic design of high-radix Montgomery multipliers for RSA processors（2008） [Web of Scientce]
• Enhanced Correlation Power Analysis using key screening technique（2008） [DOI]
• Bitstream Encryption and Authentication Using AES-GCM in Dynamically Reconfigurable Systems（2008） [Web of Scientce]
• ASIC performance comparison for the ISO standard block ciphers（2007-08） [CiNii Research (CiNii Articles)]
• SPA against an FPGA-based RSA implementation with a high-radix Montgomery multiplier（2007-05）
• SPA against RSA Processor with High-Radix Montgomery Multiplier on an FPGA（2007-05）
• DPA using phase-based waveform matching against random-delay countermeasure（2007） [DOI]
• ASIC Implementations of the 128-bit Block Cipher CLEFIA（2007） [J-GLOBAL]
• High-speed Parallelized Hardware Implementation of GCM（2007） [J-GLOBAL]
• ASIC Hardware Implementations of the Hash Function Wirlpool（2007） [J-GLOBAL]
• Simple Power Analysis Using Steady Value Inputs against RSA Hardware Implementation（2007） [J-GLOBAL]
• Enhanced Power Analysis on Cryptographic Modules Using Waveform Filtering（2007） [J-GLOBAL]
• Experimental evaluation of chosen-message SPA attacks against RSA implementations（2007） [J-GLOBAL]
• Power analysis experiments against cryptographic hardware on a side-channel attack standard evaluation FPGA board（2007） [J-GLOBAL]
• ASIC-hardware-focused comparison for hash functions MD5, RIPEMD-160, and SHS（2007-01） [DOI] [Web of Scientce]
• Unified Hardware Architecture for the Secure Hash Standard（2007-01） [CiNii Research (CiNii Articles)]
• High-speed parallel hardware architecture for Galois counter mode（2007） [Web of Scientce]
• A high-performance ASIC implementation of the 64-bit block cipher CAST-128（2007） [Web of Scientce]
• DPA using phase-based waveform matching against random-delay countermeasure（2007） [Web of Scientce]
• High-speed pipelined hardware architecture for Galois Counter Mode（2007） [Web of Scientce]
• High-Resolution Differential Power Analysis Using Waveform Matching Based on Phase-Only Correlation（2006） [J-GLOBAL]
• A Compact ASIC Implementation of the 64-bit Block Cipher CAST-128（2006） [J-GLOBAL]
• Experimental Evaluation of RSA Circuit against SPA on an FPGA Platform（2006） [J-GLOBAL]
• High-Resolution Differential Power Analysis Using Waveform Matching Based on Phase-Only Correlation（2006） [J-GLOBAL]
• A Compact ASIC Implementation of the 64-bit Block Cipher CAST-128（2006） [J-GLOBAL]
• 漏洩電磁波による共通鍵暗号処理ハードウェアの動作解析（2006） [J-GLOBAL]
• GCMモードの並列高速ハードウェア実装（2006） [J-GLOBAL]
• Experimental Evaluation of RSA Circuit against SPA on an FPGA Platform（2006） [J-GLOBAL]
• Bit-Transition Differential Power Analysis on FPGA Implementation of Block Cipher with Masking Countermeasure（2006） [J-GLOBAL]
• A High-Resolution Waveform Analysis Based on Phase-Only Correlation and Its Application to Side-Channel Attacks（2006） [J-GLOBAL]
• High-speed hardware architectures for authenticated encryption mode GCM（2006） [Web of Scientce]
• Study on Architecture and Cost Estimates for SHA-1 Attacking Hardware（2006-07） [J-GLOBAL]
• High-resolution side-channel attack using phase-based waveform matching（2006） [Web of Scientce]
• On-demand design service innovations（2005-03）
• SHA-1の攻撃専用ハードウェアのアーキテクチャとコストに関する考察（2005） [J-GLOBAL]
• High-Speed Hardware Implementation of Authenticate Encryption Mode GCM（2005） [J-GLOBAL]
• Side channel attacks against block cipher implementation on FPGA（2005） [J-GLOBAL]
• ASIC-hardware-focused comparison for hash functions MD5, RIPEMD-160, and SHS（2005） [Web of Scientce]
• Hardware architecture and cost estimates for breaking SHA-1（2005） [Web of Scientce]
• A 10-Gbps full-AES crypto design with a twisted BDD S-box architecture（2004-07） [DOI] [Web of Scientce]
• 再生ログを用いた不正メディア検出方式（2004） [J-GLOBAL]
• High-Speed Triple-DES Hardware Implementation on ASIC（2004） [J-GLOBAL]
• Hardware Performance Comparison for Hash Functions（2004） [J-GLOBAL]
• Transistor-Level Hardware Optimization for the SubBytes Function（2004） [J-GLOBAL]
• 共通鍵暗号AESの低消費電力論理回路構成法（2003-05） [CiNii Research (CiNii Articles)] [CiNii Books] [Othres link] [Othres link]
• ソフトvs.ハード? ソフトwithハード?~ディジタル信号処理のシステム分割と性能評価~ 第1章 暗号処理のソフトvs.ハード-組み込み用途であれば専用ASICが性能,コストともに優位（2003） [J-GLOBAL]
• ハッシュ関数SHA-256/384/512のASIC回路実装（2003） [J-GLOBAL]
• A Logic Design Methodology of Low-power AES Cryptographic Circuits（2003） [J-GLOBAL]
• A Scalable Dual-Field Elliptic Curve Cryptographic Processor（2003-01） [DOI] [CiNii Research (CiNii Articles)]
• Hardware-focused performance comparison for the standard block ciphers AES, Camellia, and triple-DES（2003） [Web of Scientce]
• Unified hardware architecture for 128-bit block ciphers AES and Camellia（2003） [Web of Scientce]
• Compact Hardware Architecture for 128-bit Block Cipher Camellia（2002-11）
• 共通鍵暗号回路の低消費電力化の検討（2002） [J-GLOBAL]
• W-CDMA標準暗号KASUMIの小型回路実装（2002） [J-GLOBAL]
• Report on CHES 2002.（2002） [J-GLOBAL]
• An optimized S-Box circuit architecture for low power AES design（2002） [Web of Scientce]
• A 10 gbps Full-AES crypto design with a Twisted-BDD S-Box architecture（2002） [Web of Scientce]
• Small and high-speed hardware architectures for the 3GPP standard cipher KASUMI（2002） [Web of Scientce]
• A Scalable Hardware Architecture for Elliptic Curve Cryptography on GF(p).（2002-11） [CiNii Research (CiNii Articles)] [CiNii Books] [J-GLOBAL] [Othres link]
• A Compact Rijndael Hardware with S-Box optimization（2001-12） [CiNii Research (CiNii Articles)]
• Small Hardware Implementation of Rijndael.（2001） [J-GLOBAL]
• 次世代共通鍵暗号AESの小型回路アーキテクチャ（2001） [J-GLOBAL]
• GF(((2²)²)²)上の演算を用いたAESのS-Box構成法（2001） [J-GLOBAL]
• AESとDESの回路性能比較（2001） [J-GLOBAL]
• AESにおける多項式乗算回路の効率的実装法（2001） [J-GLOBAL]
• Hardware Resource and Performance Optimization for Elliptic Cureve Cryptography（2001）
• TATSU - Hardware Accelerator for Public-Key Cryptography using Montgomery Method（2000-04）
• A High-Speed MARS Hardware（2000-04）
• 高速乗算回路の構成法（2000） [J-GLOBAL]
• Every company developed each next-generation code technology for electronic commercial transaction, to propose it to ISO/IEC.（2000） [J-GLOBAL]
• 高速乗算回路の一構成法（1999） [J-GLOBAL]
• Lempel-Zivデータ圧縮機能を備えたポストスクリプトプリンタコントローラ（1998-08） [CiNii Research (CiNii Articles)] [CiNii Books] [Othres link]
• 連想メモリを用いたLempel-Zivデータ圧縮回路の小型・高速化と圧縮率の向上（1998-07） [J-GLOBAL] [CiNii Research (CiNii Articles)] [CiNii Books] [Othres link]
• A Hardware Architecture for the Elliptic Curve Cryptosystems.（1998） [J-GLOBAL]
• A PostScript Printer Controller Embedded with Lempel-Ziv Data Compression Function.（1998） [J-GLOBAL]
• A Small High-Speed Hardware of Elliptic Curve Cryptosystems over GF(p).（1998） [J-GLOBAL]
• A high-speed small RSA encryption LSI with low power dissipation（1998） [Web of Scientce]
• Memory Saving Method for PostScript Printers using Lempel-Ziv Data Compression.（1997） [J-GLOBAL]
• A high-speed multiplier using multiple-carry-skip architecture.（1997） [J-GLOBAL]
• High-Speed Small RSA Encryption LSI.（1997） [J-GLOBAL]
• Development of a high bandwidth merged logic/DRAM multimedia chip（1997） [Web of Scientce]
• LZ77 High-speed Data Compression LSI using CAM Capable of Variable-length String Search. (2).（1995） [J-GLOBAL]
• LZ77 High-speed Data Compression LSI using CAM Capable of Variable-length String Search. (1).（1995） [J-GLOBAL]
• Lempel-Ziv type High-speed Data Compression Circuit using Variable Length String Search Content Addressable Memory.（1994） [J-GLOBAL]
• Variable Length String Search Content Addressable Memory using Local Match Line Precharging Scheme.（1994） [J-GLOBAL]
• Lempel-Ziv Type High-Speed Data Compression Circuit Using Content Addressable Memory.（1994-12） [CiNii Research (CiNii Articles)] [CiNii Books] [J-GLOBAL] [Othres link]
• A 14-NS 4-MB CMOS DRAM WITH 300-MW ACTIVE POWER（1992-09） [Web of Scientce]
• A PULSED SENSING SCHEME WITH A LIMITED BIT-LINE SWING（1992-04） [Web of Scientce]
• A Pulsed Sensing Scheme with a Limited BitLine Swing（1992） [DOI]
• A Plused Sensing Scheme for High-Speed CMOS DRAM’s.（1991） [J-GLOBAL]
• A pre-conditionig scheme for noise reduction in high speed circuit.（1991） [J-GLOBAL]
• Improving the efficiency of the homotopy method using a rectangular subdivision for solving nonlinear resistive networks.（1988） [J-GLOBAL]
• Solving nonlinear resistive networks by a homotopy method using a rectangular subdivision.（1988） [J-GLOBAL]
• Quadratic convergence of the homotopy method using a rectangular subdivision.（1988） [J-GLOBAL]
• A fast ray tracing utilising relative position.（1987） [J-GLOBAL]

Misc

• IoT･AI技術で広がるスマート養蜂の世界（2023-09）
• IoT技術で広がるスマート養蜂の世界（2023-04）
• 容量充電モデルを用いた高速なサイドチャネル攻撃評価手法（2012-01）
• ICカードの実装安全性標準評価ボードの開発とサイドチャネル攻撃評価（2011-06-30） [CiNii Research (CiNii Articles)] [J-GLOBAL] [Othres link]
• 物理特性を用いたLSIの真贋判定法（2011-06-30） [CiNii Research (CiNii Articles)] [J-GLOBAL] [Othres link]
• Power Consumption Evaluation of a Dynamically Reconfigurable Multi-cryptoprocessor on Virtex-5FPGA（2011-05-05） [CiNii Research (CiNii Articles)] [CiNii Books] [J-GLOBAL] [Othres link]
• 暗号LSIの電源ノイズシミュレーションによるサイドチャネル解析（2010-07） [J-GLOBAL]
• 暗号モジュールの標準評価ボードを開発―ハードウエアのセキュリティ向上と国際標準規格策定に貢献（2010-02）
• サイドチャネル標準シミュレーションモデル構築に向けた標準評価ボードのDPA特性測定（2010-01）
• Magnetic Near Field Measurement of Cryptographic LSI using On-Chip Integrated Micro Magnetic Field Probe（2009-03-13） [CiNii Research (CiNii Articles)] [CiNii Books] [J-GLOBAL] [Othres link]
• 暗号モジュールの安全な実装と標準評価指針策定への取り組み（2008-10）
• Performance Comparison of the ISO Standard Block Ciphers in ASICs（2007-03-09） [CiNii Research (CiNii Articles)] [CiNii Books] [J-GLOBAL] [Othres link]
• Cryptographic Technology for Promoting e-Society: Performance and Security Evaluations for Cryptographic Hardware（2004-11） [J-GLOBAL]
• ハードウェア実装に適した共通鍵ブロック暗号とは（2002-03）
• MARSの特徴と狙い（2000-07）

Presentations

• A Hydroponic Planter System to Enable an Urban Agriculture Service Industry（2018-10-10）
• Security Evaluation of Cryptographic Modules Against Side-Channel Attack Using a Biased Data Set（2017-10-11）
• A Compact Hardware Design of a Sensor Module for Hydroponics（2017-10-11）
• 都市型農業のサービス産業化を実現する水耕栽培システム（2017-07-06）
• IoTデバイスを用いた水耕栽培管理システムの開発（2017-07-05）
• 植物監視カメラの低通信容量下における動的制御手法（2017-07-05）
• モーションセンサを用いたボール投げの評価システム（2017-07-05）
• 水耕栽培用センサの小型回路実装と性能評価（2017-06-29）
• 新たな都市型農業のサービス産業化（2017-06-29）
• 偏りを有するデータセットを用いた暗号モジュールのサイドチャネル攻撃耐性評価（2017-06-29）
• ISO/IEC 17825による暗号回路の電力解析に対する安全性評価と偏りを有するデータセットを用いた解析精度の向上（2017-01-30）
• Side-channel AttacK User Reference Architecture Board SAKURA-W for Security Evaluation of IC Card（2016-10-11）
• High-Accuracy and Low-Cost Sensor Module for Hydroponic Culture System（2016-10-11）
• GPGPU Software Implementation of Authenticated Encryption Algorithm Minalpher（2016-10-11）
• Comparison of Side-Channel Attacks on Cryptographic Circuits Between Old and New Technology FPGAs（2016-10-11）
• 高精度で低コストな水耕栽培用センサモジュールの開発（2016-07-06）
• SAKURA-Gのクロックグリッチによるフォールト攻撃実験（2016-07-06）
• SAKURA FPGAボードによる電磁波解析実験（2016-07-06）
• 認証付き暗号MinalpherのGPGPU実装（2016-07-06）
• Side-channel AttacK User Reference Architecture Board SAKURA-W for Security Evaluation of IC Card（2015-10）
• FPGA Implementation of Authenticated Encryption Algorithm Minalpher（2015-10）
• サイドチャネル攻撃評価ボードSAKURA-W（2015-07-10）
• 認証付き暗号MinalpherのFPGA実装評価（2015-07-10）
• マイコン制御を用いた水耕栽培システムの開発（2015-07-08）
• Side-channel AttacK User Reference Architecture SAKURA-G（2014-10-08）
• FPGA Implementation on New Standard Hash Function Keccak（2014-10-08）
• Side-channel Attack User Reference Architecture SAKURA-G（2014-01-30）
• Hardware Evaluation of Hash Function SHA-1/-2/-3 on FPGA（2014-01-30）
• Evolution of Cryptographic hardware in the Perpetual Security Struggles（2006-06）

Books and Other Publications

• トコトンやさしい暗号の本（2010）

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